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FFPGA 自检测 Testbench 生成器

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基本信息

名称（name）	FPGA 自检测 Testbench 生成器
简介（displayDescription）	为 Verilog 模块自动生成带自校验的 testbench（功能仿真测试平台），从模块接口提取端口并生成时钟、复位、定向激励与断言，可调用 iverilog 实跑并输出 PASS/FAIL。适用于验证 RTL 功能、编写单元测试用例、为 FPGA 教材代码配测试平台或对学生作业自动判分。
分类（categories）	开发工具
累计使用人次	17
最后更新（created_at）	2026-09-23
版本（version）	1.0.0

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