FFPGA 时序约束生成器（XDC/SDC）
· 累计使用人次 8 · 24h增量 0
基本信息
| 名称（name） | FPGA 时序约束生成器（XDC/SDC） |
|---|---|
| 简介（displayDescription） | 根据时钟拓扑与接口时序描述，自动生成 FPGA 时序约束文件（Vivado .xdc / Quartus .sdc），覆盖主时钟、生成时钟、输入/输出延时、false path、多周期路径与跨时钟域(CDC)约束，并为每条约束附带硬件含义说明。适用于综合前时序约束、教学实验、多时钟设计对接；产出可直接用于厂商工具、本机校验。 |
| 分类（categories） | 开发工具 |
| 累计使用人次 | 8 |
| 最后更新（created_at） | 2026-09-23 |
| 版本（version） | 1.0.0 |
每日记录
本服务按天记录的使用人次。共 21 天。
| 日期 | 累计使用人次 | 24h增量 |
|---|---|---|
| 2026-10-19 | 8 | 0 |
| 2026-10-18 | 8 | +3 |
| 2026-10-17 | 5 | 0 |
| 2026-10-16 | 5 | +4 |
| 2026-10-09 | 1 | 0 |
| 2026-10-08 | 1 | 0 |
| 2026-10-07 | 1 | 0 |
| 2026-10-06 | 1 | 0 |
| 2026-10-05 | 1 | 0 |
| 2026-10-04 | 1 | 0 |
| 2026-10-03 | 1 | 0 |
| 2026-10-02 | 1 | 0 |
| 2026-10-01 | 1 | 0 |
| 2026-09-30 | 1 | 0 |
| 2026-09-29 | 1 | +1 |
| 2026-09-28 | 0 | 0 |
| 2026-09-27 | 0 | 0 |
| 2026-09-26 | 0 | 0 |
| 2026-09-25 | 0 | 0 |
| 2026-09-24 | 0 | 0 |
| 2026-09-23 | 0 | — |
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