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VVerilog 可综合性与编码规范检查器

· 累计使用人次 48 · 24h增量 0

基本信息

名称（name）	Verilog 可综合性与编码规范检查器
简介（displayDescription）	检查 Verilog RTL 的可综合性与编码规范，扫描不可综合构造、时钟/复位风格违规、阻塞与非阻塞赋值混用、推断锁存器、多驱动等常见错误，并可调用 verilator/iverilog 实跑做编译闭环校验。适用于写完 RTL 自查、CI 门禁、作业批改、FPGA 教材代码入库前三关验证。
分类（categories）	开发工具
累计使用人次	48
最后更新（created_at）	2026-09-23
版本（version）	1.0.0

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